Verilog - 初めてのシグナル 2023年12月4日·20 文字 学習活動 FPGA 著者 icysamon 𓆝𓂃 𓈒𓏸 目次 コード 結果 目次 コード 結果 コード # `timescale 1ns / 100ps module tb1; logic signal; initial signal = 1; endmodule 結果 #
