Verilog - クロック信号 2023年12月4日·27 文字 学問 FPGA 著者 icysamon 電子工作・クリエイター 目次 コード 結果 目次 コード 結果 コード # `timescale 1ns / 100ps module tb1; // 100MHz logic clk_100mhz; initial clk_100mhz = 1; always #(5) clk_100mhz = ~clk_100mhz; endmodule 結果 #
