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Verilog - ベクトル

·47 文字
icysamon
著者
icysamon
電子工作・クリエイター

原理図
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コード
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module top_module (
    input wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0 ); // Module body starts after module declaration 
    
    assign outv = vec;
    assign {o2, o1, o0} = vec; 
    
endmodule